实验1：异步 FIFO 的综合 #
目标
完成 DC 综合的 TCL 脚本，并对 VCS 实验2的 FIFO 进行综合。
DC 综合的流程 #
导入库文件 → 读取 RTL → 读取约束文件 → 设计综合 → 设计分析 → 文件输出
约束文件的内容 #
| 参数描述 | 数值/设置 |
|---|---|
| 读时钟频率 | 100 MHz |
| 写时钟频率 | 50 MHz |
| 时钟抖动 | 50 ps |
| Setup 预留 | 50 ps |
| 上升/下降过渡时间（最坏情况） | 120 ps |
| 时钟发生器到设计 CLK 端口最大延时 | 500 ps |
| 异步时钟组 | 读写时钟 |
| 最大转换时间限制 | 150 ps |
| 输入延迟（DATA_WRT 相对 CLK_W） | 3 ns |
| 输入延迟（RD_EN 相对 CLK_R 最大值） | 5 ns |
| 输入延迟（RD_EN 相对 CLK_R 最小值） | 2 ns |
| 输出延迟（DATA_RD* 相对 CLK_R） | 1 ns |
在满足时序要求的情况下，通过优化手段尽量减小面积。 遇到不熟悉的命令时，可以通过 `man` 命令进行查询。